RISC-V Core Instruction Extension Sets M and F
Fuentes Diaz, Francisco Javier
Casanova Mohr, Raimon, dir. (Universitat Autònoma de Barcelona. Departament de Microelectrònica i Sistemes Electrònics)
Teres Teres, Lluís Antoni, dir. (Universitat Autònoma de Barcelona. Departament de Microelectrònica i Sistemes Electrònics)
Universitat Autònoma de Barcelona. Escola d'Enginyeria

Date:	2021
Description:	84 pag.
Abstract:	This thesis project presents the hardware design of the components capable of implementing a 5-stages core RV32I, RV32IM with integer multiplication and division expansion, and RV32IMF with partial single-precision floating-point support. These have been developed using Verilog HDL and based on the RISC-V ISA. Furthermore, these designs have been verified and synthesised on "bare-metal" using the FPGA platform from the DE0 development board. In addition, a custom variety of division modules have been produced to offer performance diversity on frequency of operation, resource allocation and number of clock cycles per division operations. The selection of these modules provides implementation options that allow to personalize the product to the customer needs.
Rights:	Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial, la distribució, i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades.
Language:	Anglès
Studies:	Enginyeria de Telecomunicació / Telecommunication Engineering [4313797]
Study plan:	Màster Universitari en Enginyeria de Telecomunicació / Telecommunication Engineering [1170]
Document:	Treball de fi de postgrau

85 p, 3.0 MB

The record appears in these collections:
Research literature > Dissertations > Engineering. MT